EDA（电子设计主动化）作为 芯片之母 ，是全世界半导体财产的焦点基石。只管EDA+IP市场范围仅约170亿美元，但其支撑的半导体财产范围高达6000亿美元，并进一步托起数十万亿美元的数字经济。
最近几年来，受中美地缘政治博弈影响，EDA自立可控的紧急性愈发凸显。2 从2023年的 1202新政 到2024年 白名单 限定，再到 三各人 （Synopsys、Cadence、SiemensEDA）断供，政策重复倒逼中国芯片企业必需实现EDA全流程自立。
7月17日，第五届RISC-V中国峰会于上海张江科学礼堂进行。合见工软副总裁吴晓忠以《天下产EDA/IP助力新形势下芯片需求》为题发演出讲，深度解析EDA财产于数字经济中的战略价值，并体系论述合见工软于技能冲破与生态共建中的立异实践。他夸大，惟有把握焦点技能，才能防止 洽商 危害。
合见工软副总裁吴晓忠
四年磨一剑，结构全流程建立在2020年、2021年正式运营的合见工软，今朝已经形成三年夜产物线：
芯片级EDA：笼罩数字芯片验证全流程、DFT（可测性设计）全流程，并推出基在年夜模子的代码主动天生东西UDA。
体系级EDA：提供天下产高机能年夜范围PCB板级设计和进步前辈封装级全场景设计平台，撑持百万Pin级繁杂设计。 高机能IP：包罗超以太网MAC、SerDes等高速接口和存储类IP，此中UECMAC为海内首款。
2025年，合见工软发布下一代EDA战略，推出基在UVHS-2的一体化硬件仿真及原型验证平台，以和UVS+、UVD+等仿真调试东西。其虚拟原型平台可集成未天生RTL的代码，并兼容客户自有RISC-V模子，撑持初期架构设计与软件开发。
破解多芯片通讯与机能难题吴晓忠重点先容了合见工软EDA/IP于RISC-V范畴的两年夜标杆案例：
开芯原昆明湖CPU：针对于16核RISC-V处置惩罚器的年夜范围体系验证需求，合见工软经由过程主动化流程、时序驱动支解和多调试手腕，解决了多芯片通讯、高机能验证和繁杂调试难题，实现从RTL编译到上板调通的全流程仅耗时一周。
平头哥玄铁处置惩罚器：于玄铁C920项目中，合见工软UVHS平台单颗速度达50MHz，跨片时达12MHz，撑持虚拟原型与切片双模，显著晋升Dhrystone及Coremark测试机能。
此外，合见工软的DFT全流程平台可与主流流程无缝切换，诊断精度达业界领先程度，于国产进步前辈工艺算力芯片项目中定位精度优在竞品。
从东西到方案的自立可控吴晓忠夸大，合见工软不仅提供东西，更致力在构建从验证、实现到进步前辈封装的全流程解决方案。其体系级EDA东西已经撑持百万Pin级进步前辈封装设计，并于海内头部企业实现贸易化部署。于HBM3/E测试芯片中，合见工软自研IP节制器及PHY方案实现9600MT/s数据传输，助力智算、HPC等范畴冲破机能瓶颈。
面临国产化趋向，合见工软经由过程 单点冲破+生态共建 计谋，与华年夜九天、概伦电子等企业形成差异化竞争。其东西已经于海内50余个要害芯片项目中验证，并于2025年玄铁RISC-V生态年夜会上展示全场景验证硬件体系UVHS，赋能RISC-V处置惩罚器开发。
以立异冲破技能封锁 EDA自立可控是保障芯片财产安全的要害。 吴晓忠总结道。合见工软将连续深耕EDA与IP范畴，经由过程天下产化东西链及生态同盟，助力中国半导体企业冲破外部限定。其 RDI聚力同盟 已经于天下成立5个立异中央，鞭策RISC-V于智能交通、工业物联网等场景的范围化落地。
这次峰会，合见工软不仅展示了其于EDA/IP范畴的技能深度，更经由过程现实案例印证了 国产东西+本土生态 模式的可行性。正如吴晓忠所言： 从 可用 到 好用 ，国产EDA正加快迈向技能拐点，为中国芯片立异提供真正自立可控的泥土。
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